Búsqueda avanzada

CARLOS BERNARDINO SILVA CARDENAS

CARLOS BERNARDINO SILVA CARDENAS

CARLOS BERNARDINO SILVA CARDENAS

DOCTOR EN INFORMATICA, UNIVERSIDAD AUTONOMA DE BARCELONA

Ver todos los grados

MÁSTER EN MICROELECRÓNICA: DISSENY DE CIRCUITS INTEGRATS. (UNIVERSIDAD AUTONOMA DE BARCELONA)

DOCENTE ORDINARIO - PRINCIPAL
Docente a tiempo completo (DTC)
Departamento Académico de Ingeniería - Sección Electricidad y Electrónica

Publicaciones

Se encontraron 85 publicaciones

SOTO, J. G. M.; SILVA, C. B.; VILLEGAS, E. C.(2016). A High Parallel HEVC Fractional Motion Estimation Architecture. En 2016 IEEE Andescon Andean Council International Conference. (pp. 36 - 39). LIMA. DIGITAL. Recuperado de: www.andescon.org
SOTO, J. G. M.; SILVA, C. B.; VILLEGAS, E.(2016). A Highly Parallel 4K Real-Time HEVC Fractional Motion Estimation Architecture for FPGA Implementation. En 23rd IEEE International Conference on Electronics, Circuits and Systems (ICECS). (pp. 90 - 93). MONTECARLO. DIGITAL. Recuperado de: http://icecs.isep.fr/
CERIDA, S.; RAYGADA, E. L.; SILVA, C. B.; MONGE, M.(2015). A Low-Noise Fully Differential Recycling Folded Cascode Neural Amplifier. En 6th IEEE Latin American Symposium on Circuits and Systems.LASCAS2015. (pp. 96 - 99). MONTEVIDEO. UNIVERSIDAD DE LA REPUBLICA. Recuperado de: http://www.ieee-lascas.org/lascas2015/lascas/information.html
DE LA CRUZ, A. R.; TARRILLO, J.; SILVA, C. B.(2015). Analysis and Design of the TMR technique on Soft-Processor. En 30º Simpósio Sul de Microeletrônica. (pp. 92 - 95). SANTA MARIA. Universidad Federal de Santa Maria. Recuperado de: http://www.emicro2015.com.br/index.php?page=sim
PRIETO, N. J. y SILVA, C. B.(2015). Propuesta de una arquitectura para una red neuronal artificial RBF sobre un FPGA. En XXI WORKSHOP IBERCHIP. (pp. 32 - 35). MONTEVIDEO. UNIVERSIDAD DE LA REPUBLICA. Recuperado de: http://www.ieee-lascas.org/lascas2015/iberchip/information.html
SANTOS, J. L. y SILVA, C. B.(2014). A High parallelism hardware architecture design of the H.264/AVC integer motion estimation for applications in real-time DTTV. ELSEVIER PROCEDIA TECHNOLOGY. Volumen: 1. (pp. 728 - 735). Recuperado de: http://www.sciencedirect.com/science/article/pii/S2212017314005143
SANTOS, J. L. y SILVA, C. B.(2014). Diseño de una arquitectura eficiente del bloque de Estimación de Movimiento Entera presente en el Standard H.264/AVC para aplicaciones en transmisiones en la TDT en tiempo real. En XIX WORKSHOP IBERCHIP. (pp. 122 - 125). SANTIAGO. DIGITAL. Recuperado de: http://www.ieee-lascas.org/lascas2014v/iberchip/information
SANTOS, J. L. y SILVA, C. B.(2013). A HIGH PARALLELISM HARDWARE ARCHITECTURE DESIGN OF THE H.264/AVC INTEGER MOTION ESTIMATION FOR APLICATIONS IN REAL-TIME DTTV TRANSMISSIONS. En CETC2013 - Conference on Electronics, Telecommunications and Computers. (pp. 30 - 32). LISBOA. ISEL. Recuperado de: http://www.adeetc.isel.pt/cetc13/