Búsqueda avanzada

JULIO CESAR SALDAÑA PUMARICA

JULIO CESAR SALDAÑA PUMARICA

JULIO CESAR SALDAÑA PUMARICA

Doutor em Ciências, UNIVERSIDAD DE SAO PAULO

Ver todos los grados

Magister en Ciencias (Universidade de São Paulo)

Ingeniero Electrónico
DOCENTE CONTRATADO - CONTRATADO
Tiempo parcial por asignaturas (TPA)
Departamento Académico de Ingeniería - Sección Electricidad y Electrónica

Publicaciones

Se encontraron 18 publicaciones

RAYGADA, E. L.; AZABACHE, E. I.; SALDAÑA, J. C.; SILVA, C. B.(2008). Diseño de una resistencia integrada de alto valor aplicada a un sistema de adquisición de señales neuronales con tecnología MOS.. En XIV WORKSHOP IBERCHIP. (pp. 86 - 91). PUEBLA. INAOE-PUEBLA. Recuperado de: www.iberchip.net
SALDAÑA, J. C.(2008). DISEÑO DE UNA RESISTENCIA INTEGRADA DE ALTO VALOR APLICADA A UN SISTEMA DE ADQUISICIÓN DE SEÑALES NEURONALES CON TECNOLOGÍA MOS.
SALDAÑA, J. C.; DEL MORAL, E.; SILVA, C. B.(2007). CMOS ENCODER FOR SCALE-INDEPENDENT PATTERN RECOGNITION. En XX SYMPOSIUM ON CIRCUITS AND SYSTEMS DESIGN, SBCCI. (pp. 92 - 97). RÍO DE JANEIRO. UFRJ. Recuperado de: http://www.sbmicro.pads.ufrj.br/sbcci/index_sbcci.html
SALDAÑA, J. C.; del Moral, E.; SIlva, C.(2007). CMOS Encoder for Scale-Independent Pattern Recognition.
SALDAÑA, J. C.; del Moral, E.; Silva, C.(2007). Codificador CMOS orientado al reconocimiento de patrones con independencia de escala.
SALDAÑA, J. C.; DEL MORAL, E.; SILVA, C. B.(2007). Codificador CMOS orientado al reconocimiento de patrones con independencia de escala. En XIII WORKSHOP IBERCHIP. (pp. 122 - 127). LIMA. HOZLO. Recuperado de: www.iberchip.net
SALDAÑA, J. C.(2006). Rutinas para la Optimización del Diseño de Bloques Analógicos de Bajo Consumo de Potencia.
SALDAÑA, J. C. y SILVA, C. B.(2006). Rutinas para la Optimización del Diseño de Bloques Analógicos de Bajo Consumo de Potencia. En XII WORKSHOP IBERCHIP. (pp. 221 - 226). SAN JOSE. TEC.