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MARIO ANDRÉS RAFFO JARA

MARIO ANDRÉS RAFFO JARA

MARIO ANDRÉS RAFFO JARA

Magister en Ciencias con mencion en Microelectronica (UNIVERSIDAD DE SAO PAULO)
Ingeniero Electrónico (PONTIFICIA UNIVERSIDAD CATOLICA DEL PERU)
DOCENTE CONTRATADO - CONTRATADO
Tiempo parcial por asignaturas (TPA)
Departamento Académico Ingeniería - Sección Electricidad y Electrónica

Sumilla

Magister en Ciencias, mención Microelectrónica (Universidad de São Paulo). Ingeniero Electrónico (PUCP), CIP 123736. Diplomado en Diseño de Circuitos Integrados Digitales en el CI-Brasil. Conicimientos en: -Diseño Digital en FPGA / ASIC. -Lenguajes de Programación: C, C++ -Lenguajes de Descripción de Hardware: VHDL / Verilog. -Lenguajes de Verificación: SystemVerilog, SystemC -FPGAs de las compañías Altera: Cyclone y Stratix; de Xilinx: Virtex, Spartan. -Herramientas de Altera, Xilinx y Mentor: Quartus, ISE y ModelSIM -Herramientas de Cadence para diseño de Circuitos Integrados Digitales. -Herramientas de Spice Opus y Tanner LEdit -Herramientas Matlab y LabVIEW Registro DINA: https://dina.concytec.gob.pe/appDirectorioCTI/VerDatosInvestigador.do?id_investigador=2161

Correo electrónico
mraffo@pucp.edu.pe

Publicaciones (14)

Artículos en memoria o anales de congreso (12) | Artículos en revista (2)
CHAUDHRY, H.; VILLEGAS, E. C.; RAFFO, M. A.; SILVA, C. B.(2018). Motion Vector Prediction and Search Range Calculation Architecture for HEVC Motion Estimation. En XXIV WORKSHOP IBERCHIP 2018. IBERCHIP.
PLASENCIA, F. P.; MITACC, E. M.; RAFFO, M. A.; SILVA, C. B.(2018). UVM-Based Functional Verification Framework for an AES Encryption Module. En 2018 19th IEEE Latin American Test Symposium (LATS). IEEE.
CANO, C. E. y RAFFO, M. A.(2013). ARQUITECTURA DE ALTA FRECUENCIA DE UN FILTRO DE ESCALABILIDAD PARA SOBREMUESTREO DE IMÁGENES EN FACTOR 2 SOBRE UN FPGA. En Workshop Iberchip . IBERCHIP XIX.
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Estudios Generales Ciencias

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RAFFO JARA, MARIO ANDRÉS. (2010). DynoPlace Tool. BRASIL.

RAFFO JARA, MARIO ANDRÉS y Jiang Chau, Wang. (2010). DynoPlace Tool.

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